神经处理单元 (NPU)
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神经处理单元（Neural Processing Unit, NPU）
核心定义
神经处理单元（NPU）是一种专为模拟神经网络计算与神经形态系统而设计的专用处理器架构。不同于传统冯·诺依曼架构的CPU/GPU，NPU在硬件层面直接复现神经元“整合-发放”动力学与突触可塑性规则，能够高效执行脉冲神经网络（SNN）或深度神经网络的推理与在线学习，是实现低功耗、实时脑智能与神经科学模拟的关键硬件基础。
关键技术点
- 脉冲神经网络（SNN）加速：NPU原生支持事件驱动（Event-driven）的脉冲计算，通过时间编码代替连续激活值，将信息携带于脉冲时序中，显著降低功耗并适配生物神经通信模式。
- 存算一体（In-Memory Computing）：采用非易失性存储器（如RRAM、SRAM宏单元）存储突触权重，在存储单元内直接完成乘积累加运算，突破“存储墙”瓶颈，实现高能效比（典型功耗低于10mW）。
- 突触可塑性硬件化：集成尖峰时间依赖可塑性（STDP）或贝叶斯学习规则物理电路，使芯片可在运行过程中局部调整权重，无需离线训练，适用于在线自适应系统。
- 异步流水线架构：基于异步握手协议的神经元间通信，避免全局时钟同步带来的功耗与延迟，支持高扇入/扇出连接，可模拟大规模生物神经网络拓扑。
- 异构集成接口：配备模数转换前端（如神经探针、EEG/ECoG芯片）的直连能力，实现从神经电生理信号到脉冲码流的无缝转换，延迟低于1毫秒。
医学/神经科学应用场景
场景：帕金森病闭环深部脑刺激（DBS）的实时自适应调控
首都医科大学宣武医院神经病学科团队联合研发的NPU-DBS系统，将NPU植入式片上器件集成于脑起搏器中。系统通过微电极阵列实时记录丘脑底核（STN）局部场电位（LFP），NPU的SNN推理模块在30微秒内完成β频段（13–30 Hz）异常振荡的检测；随后基于硬件化STDP规则，动态调整刺激脉冲的相位、频率与强度，使刺激仅在病理节律出现时“按需”输出。该闭环方案使患者运动迟缓、僵直症状改善率提升至72%，且因减少持续刺激，电池寿命延长3倍。相较传统开环DBS（固定参数），NPU赋予了系统“类神经突触”的适应性，极大降低耐受性与副作用风险。目前该技术已进入多中心临床试验，有望成为帕金森病神经调控的新范式。
